Intel overweegt seriële FSB voor toekomstige platformen

Uit een interview dat PC Watch heeft afgenomen van Patrick P. Gelsinger van Intel, blijkt dat Intel overweegt om een seriële FSB te gaan gebruiken voor toekomstige platformen. Waarschijnlijk zal deze bus als eerste gebruikt worden voor de Xeon Whitefield en de Itanium Tukwila die van hetzelfde platform gebruik zullen maken. De belangrijkste reden voor de overstap is echter dat het steeds moeilijker wordt om de huidige parallelle FSB op te schalen. Vooral het ontwerp van het moederbord wordt steeds moeilijker bij hogere FSB-snelheden. Op dit moment ondersteunen alleen Intels high-end processors en de i925XE een FSB van 1066MHz. Alle andere cpu's en chipsets gaan niet verder dan 800MHz. Waarschijnlijk zal dit in 2005 zo blijven en aan een parallelle FSB van 1200MHz of 1333MHz denkt Intel niet eens, althans niet publiekelijk.

Met de komst van dual-coreprocessors en steeds sneller wordende cpu's en geheugens, wordt het steeds moeilijker voor de FSB om gegevens uit het geheugen van en naar de processor te transporteren. Om het allemaal bij te benen zal de snelheid van de FSB dus moeten worden opgevoerd, iets dat steeds moeilijker wordt met de huidige parallelle FSB. Een oplossing zou het gebruik van een on-die geheugencontroller kunnen zijn, zoals onder andere AMD deze gebruikt voor hun AMD64-processors. Dit lost echter maar een gedeelte van het probleem op. Uit het interview blijkt echter dat Intel aan een andere oplossing denkt, in combinatie met serieel geheugen. Dit maakt de nood voor een seriële FSB alleen nog maar groter. Want als beide serieel zijn, gaat er minder tijd verloren met het omzetten van parallel naar serieel en omgedraaid, iets dat de latentie van het geheugen ten goede komt.

De overstap op een seriële FSB en serieel geheugen zal volgens PC Watch waarschijnlijk in een aantal stappen verlopen. Als eerste zal er waarschijnlijk een northbridge worden geïntroduceerd die overweg kan met een parallelle FSB en serieel geheugen. Hierna zal er een northbridge worden geïntroduceerd die zowel een seriële FSB en geheugencontroller heeft. Als serieel geheugen zal in eerste instantie FB-DIMM-geheugen worden gebruikt. Deze DIMM's maken gebruik van normale DDR2-geheugenchips waar een Advanced Memory Buffer-chip aan is toegevoegd. Deze zorgt voor de omzetting van parallel naar serieel. Later zal de functionaliteit van de AMB-chip waarschijnlijk in de geheugenchips zelf worden ingebouwd.

Reacties (37)

[dion_b]

Deze DIMM's maakt gebruik van normale DDR2-geheugenchips waar een Advanced Memory Buffer-chip aan is toegevoegd. Deze zorgt voor de omzetting van parallel naar serieel. FD-DIMM-geheugencontroller heeft. Later zal de functionaliteit van de AMB-chip waarschijnlijk in de geheugenchips zelf worden ingebouwd.

Waarom doet dit me angstvallig denken aan de MTH (Memory Translation Hub) die Intel bij de i820 leverde om de (seriele) RDRAM-geheugencontroller van de northbridge met een (parallelle) SDRAM-DIMM te laten communiceren. Dat was niet alleen buggy, maar zelfs als het werkte vertraagde het de performance van het geheugen met zo'n 12% (zie onder andere deze review voor meer info). Dat is een fors verschil - i820 met RDRAM was in z'n tijd exact even snel als i440BX met SDRAM en daarmee gedeelde snelste high-end Intel chipset. i820 met MTH en SDRAM was trager dan de Via ApolloPro133 en dus de traagste van dat moment.

Tegenwoordig is het verschil tussen high-end chipsets kleiner dan toen, dus ik hou m'n hart vast voor hoe dit idee gaat presteren- vooral in de fase waarin in DIMM en in het chipset geconverteerd gaat worden

[_ferry_]

Het is mij niet helemaal duidelijk;
Als je meerdere banen naast elkaar legt (parallel) dan kun je toch juist meer data transporteren als dat je 1 baantje neerlegt? of gaat het meer om het deel rond het geheugen/ CPU?

[Hoppie]

Ja, dat klopt. Maar het probleem is ervoor te zorgen dat alle parallelle bitjes tegelijk aankomen.
Als je nu serieel verstuurd heb je dat probleem niet. Alle bitjes worden één voor één achter elkaar verstuurd. Hierdoor kan de kloksnelheid opgeschroeft worden.
Hiervan wordt ook gebruik van gemaakt bij PCI-Express. Echter één serieel lijntje op een hogere kloksnelheid is niet altijd even snel als een parallel kanaal. Daarom worden er vaak meerdere serïele kanalen tegelijk gebruikt (o.a. PCI-Express 16x voor video).

[Verwijderd]

Daarnaast zullen de signalen die over alle parallelle banen lopen elkaar negatief beinvloeden, doordat er elektrische en magnetische velden rond de draden ontstaan welke voor interferentie zullen zorgen.
En hoe hoger de frequentie is die gebruikt wordt hoe korter de pulsen zijn die over de bus gestuurd worden. Waarbij korte pulsen veel gevoeliger zijn voor kleine afwijkingen in het signaal dan grote pulsen.
Bij de Ultra ATA kabels heeft men dit opgevangen door tussen elke draad een geaarde draad te plaatsen om zo de interferentie tussen de afzonderlijke draden te verkleinen en daarmee de mogelijkheid te scheppen om de snelheid op te voeren. Op een moederbord zal deze techniek echter moeilijker te implementeren zijn.

[knirfie244]

veel parallele banen beinvloeden elkaar negatief, maar enkele vele malen hoger geklokte banen beinvloeden elkaar nog negatiever, dit is zo'n beetje t eerste wat je in je kop gestampt krijgt bij EMC. En om 1066 Mhz met 64 banen terug te krijgen naar bijvoorbeeld 16 moet je dus omhoog naar 4264 mhz Dan heb je pas last van EMC... de voornamelijkste voordelen zijn routing in het moederbord omdat je veel minder data lijnen hoeft te leggen, en het moeilijk is om veel parallelle datalijnen op hoge snelheid synchroon te houden.

[Olaf van der Spek]

veel parallele banen beinvloeden elkaar negatief, maar enkele vele malen hoger geklokte banen beinvloeden elkaar nog negatiever

Daarom wordt er bij seriele lijnen vaak een aparte techniek gebruikt, waarbij twee lijnen per bit worden gebruikt en op de tweede lijn het negatieve signaal van de eerste lijn staat.

[knirfie244]

Gestudeerd is misschien nog wat vroeg gezegt, zit in m'n vierde jaar, maar bij seriele banen, waar er echt wel meerdere van nodig zijn, is het even groot van belang dat de signalen nog steeds tegelijk aankomen, aangezien er nog steeds maar 1 kloksignaal beschikbaar zal zijn. Natuurlijk kan je met minder banen wel wat meer ruimte in beslag nemen om de boel goed af te schermen, en zijn er ook nog verschillende zendtechnieken om de EMC op een goed niveau te houden zoals LVDS. Ik heb toevallig een stage gedaan over een Paralel -> serieel -> paralel interface gedaan dus mijn kennis op dat vlak is redelijk het is alleen makkelijker op je voeding om minder kanalen tegelijk te sturen, en makkelijker met routing om minder banen te leggen en de delay per baan gelijk te houden, hierdoor kan de snelheid per baan flink omhoog, echter wordt bij hoge frequentie de timing weer kritieker omdat je meer dataveranderingen krijg en tientallen picosecondes kunnen al catastrophaal zijn.

(vervang in m'n vorige voorbeeld t Mhz maar door Mbit/seconde).


@olaf: 2 lijnen per bit wordt op PCB bijna nooit toegepast, eerder zullen ze een breder (3 tot 4 keer zo breed als de baan) aardvlak op de laag boven en onder de signaal lijn leggen. Waar een simpel (en slechter) alternatief al wordt genoemd met Ultra ATA.

[MBV]

@knirfie: je vergeet 1 ding: Intel heeft een quad-pumped bus, oftewel 4x64 lijnen naar de north-bridge. Dat wordt lastig om dat nog hoger te krijgen, dus gaan ze terug naar een lager aantal kanalen.
Nu is de echte snelheid nog 266 mhz, dat gaat dus omhoog naar 1 GHz ofzo. Is niet echt moeilijk, AMD heeft dat ook al gedaan. Doordat de kanalen nu veel verder uit elkaar kunnen liggen heb je ook veel minder storingen.
Daarnaast is bij meerdere seriele verbindingen minder erg als de timing niet 100% klopt (toch?), dan wanneer je 1 parallel kanaal hebt.

Aan de andere kant: als jij electro hebt gestudeerd, mag je mij als Technisch Informatica-student even uitleggen wat hier niet aan klopt.

[Verwijderd]

Dat is niet helemaal waar, want je moet aan beide kanten ook nog alle bits op je juiste tijd binnen krijgen en niet in de verkeerde volgorde oid. Bij een lager aantal banen wordt dit makkelijker en kan je de clocksnelheid verhogen.

Bovendien is het voor de layout van je mobo veel makkelijker om 69 banen per kanaal te hebben ipv. 240 per kanaal.

edit: staat ook in het artikel:

Om het allemaal bij te benen zal de snelheid van de FSB dus moeten worden opgevoerd, iets dat steeds moeilijker wordt met de huidige parallelle FSB.

[MacWolf]

Apple heeft inmiddels al een bussnelheid van 1,25 Ghz bij hun topmodellen (dual 2,5 Ghz). Apple maakt ook gebruik van AMD's HyperThreading, die dus ook met een beetje geluk volgend jaar wordt versneld.

[un1ty]

AMD's HyperThreading,
HyperTransport moet het zijn,
het is een geheel andere technologie
en Hyperthreading behoort niet tot AMD maar tot Intel.

Kleine typo, met grote risico's

[Rey Nemaattori]

Volgens mij worden gewoon 2 begrippen door ekaar gegooid.....

AMD had een HT-bus van utieindelijk iets van 2ghz op de roadmap staan? Of heb ik dat verkeerdgezien?

Kom't dit dan alleen door de interne mem controller(daar intel 1ghz als top ziet)?

[Verwijderd]

Hyperthreading is oorspronkelijk ontwikkeld door AMD deze zag er echter niet al teveel heil in en heeft het eigenlijk in de ijskast gezet.

Hoe en wat verder weet ik niet pcies maar weet dat Intel daarna vanaf 2000 het verder heeft ontwikkeld en het uiteindelijk heeft uitgebracht.

[Verwijderd]

HyperThreading is intel's naam en implementatie voor wat al langer bekend was onder de naam "SMT" Simultaneous multithreading. De meeste technieken die nu in desktop processoren opduiken komen grotendeels uit de "RISC" wereld.

Alleen is intel erg slim (marketing) om een eigen naam eraan te geven zodat het als iets "nieuws" lijkt.

[un1ty]

maar toch van CPU(parralel)»serialize»Northbridge(serial)»deserialize»Geheugen(parralel)

waarom proberen ze CPU en geheugen dan ook niet meteen serial te maken
(ok over het geheugen staat al wat in de text,
maar de CPU? die is toch eigenlijk belangrijker,
voor tweakers dan )
correct me if im wrong

[Luxx]

Je rekent altijd aan een "heel aantal" bits tegelijk, Als je 64 bits rekent, zul je deze dus eerst allemaal nodig moeten hebben. Een CPU kan je niet zomaar even serieel maken. De laatste tijd zie je juist een trend waarin CPU's meer parall tegelijk kan doen, deels door kortere pipelines (meer tegelijk, zoals in de K8 en Pentium-M gebeurd), maar ook Hyperthreading en Multi-core oplossingen. Een CPU kan nou eenmaal niet onbeperkt schalen, en serieel werken heeft daarom dus te veel nadelen.

[Verwijderd]

AMD plant om begin volgend jaar de HT bus nog verer op te gaan schroeven naar meest waarschijnlijk 1200MHz.

En als Intel nog niet eens van plan is om dit door te voeren naar de desktop cpu ziet het er naar uit (denk ik dan) dat de huidige stand van zaken qua cpu prestatie verhoudingen voorlopig nog gelijk zal blijven.
Iig nog minimaal een jaar.

Maar ik kan fout zitten natuurlijk.

[n4m3l355]

wat ook strookt met intels strategie. een weekje ofzo terug was er een post over intels plannen en ze zeiden dat ze nog anderhalf jaar in de verdediging gingen alvorens er weer een voetje vooruit te zetten. ik denk dat intel ook keer op keer aantoont dat ze niet achterliggen maar gewoon wachten op amd's reactie en dan eens in de kast grabbelen naar een soortgelijk product en die ff tentoonstellen om vervolgens voor te gaan met de voorbereidingen met het offensief over anderhalf jaar.

[SG]

Ik zie het eerder dat AMD en iNTel elk hun eigen weg gaan.
En elke weg heeft zijn voor en nadelen.
AMD heeft ook last gehad van die ondie controler.
Zoals meer sockets nodig en vertraagde mem vooruitgang omdat de core moet verandert worden voor de next gen memory.

iNTel heeft ook zijn problemen de min punten van shared bus maar houd wel de flexibility aan.

En of iNtel later zwaar gaat terug slaan staat nog niet eens vast.
Met netburst gaat het blijkbaar niet lukken P-M voor desktop is gewoon terug naar de roots en dan kom je op een Hammer gelijkende CPU maar dan met shared bus en wat mee rmobile trekjes.

De IPC klok verhouding komt dan gelijk en komt de klok race weer terug voor single en dual core's

Wat ik zelf denk is dat iNTel vast zit aan hun keuzes die ze in het verleden hebben gemaakt.
Zoals de Netburst heeft hun nu in ene mindere positie gebracht. Dit moeten ze dus uitzitten tot de nextgen van hun en dan is het maar de vraag of het aMd voorbij schiet.

[Verwijderd]

P-M voor desktop is gewoon terug naar de roots en dan kom je op een Hammer gelijkende CPU maar dan met shared bus en wat mee rmobile trekjes.

Het wordt echt geen kopie van de P-M hoor, die nieuwe desktop cpu, enkele redenen:
1. 2MB L2 cache in zulke aantallen produceren is extreem duur, zelfs voor intel.
2. De FPU van de P-M is beetje erg brak vergeleken met de Athlon(XP/64) en de P4.

En die mobile trekjes zullen er dus niet zijn, het is namelijk een desktop cpu en daar heb je geen mobile trekjes nodig.

[Verwijderd]

Hoever valt het geheugen op die manier te versnellen? (Latencies, snelheid in GB/s etc)

[un1ty]

zolang er nog nieuwe methoden worden uitgevonden,
oneindig.
en als we daarna niet meer sneller kunnen.
dan maken we het wel groter!
*denkt aan pentagon en IBM's super computers*

[Verwijderd]

Ik heb het niet over andere technieken, ik bedoelde: Heeft iemand een idee hoe ver je een dergelijk systeem kan krijgen qua geheugenbandbreedte etc?

[miw]

De bandbreedte in koper over kleine afstanden en met dunne coax kabel is maximaal 10 GHz. Met een redelijk simpele en robuuste kanaalkodering haal je 2 bits per Hz, dus 40 Gbits/sec is ongeveer het maximum wat je uit deze techniek kan halen. Uiteraard is zo'n link alleen een richting op. Waarschijnlijk loop je eerder tegen de grenzen van de zend- en ontvang-circuits aan.

[diederik77]

2 x 10 = 40

[knirfie244]

dat is wel onder idealle omstandigheden, ooit een 2ghz signaal over een dunne coax op een scoop gezien?

[Verwijderd]

Waarschijnlijk loop je eerder tegen de grenzen van de zend- en ontvang-circuits aan.

Dat doen we nu al volgens mij.

En die 10Ghz is wel erg optimistisch.

[Verwijderd]

2 x 10 = 40

Dual channel?

[freeco]

typo in de tekst:
Later zal de functionaliteit van de AMD-chip waarschijnlijk in de geheugenchips zelf worden ingebouwd
moet AMB-chip zijn volgens de figuur...

[CH4OS]

Typfouten melden doen we niet hier...
maar...
hier

[boner]

er zit een verschil tussen een type vaudt en dit. AMD is mischien wel iets waar Intel geen reclame mee wil maken.

[Sjaaky]

Dus dan krijgen we weer 32 pins geheugen

[jealma]

of RDRAM, dat is toch ook serieel geheugen ofniet???
Denk hierbij aan de Intel 850 en Intel 850E chipset met 32 bit RDRAM op een snelheid van 800 of 1066 mhz

[Verwijderd]

of RDRAM, dat is toch ook serieel geheugen ofniet???

Bestaat die zooi nog?

(NOFI, het geheugen is niet slecht ofzo, alleen mislukt nadat intel een wanhopige poging deed om het door onze strot te stampen)

[Lennieboy83]

Dus nu gaat Intel dus eigenlijk weer terug naar het idee van Rambus Dram, dat was ook serieel, en toen zag je ook dat de fsb flink hoog lag (gelijk aan de FSB) ik snap Intel niet helemaal, eerst wordt serieel afgekeurd en nu komt het weer terug beetje impulsief gedrag van Intel naar mijn idee, volgens mij weten ze eigenlijk niet goed wat ze willen.