Opvolger Itanium 2 komt later uit dan gepland

In een bericht op Yahoo wordt geschreven dat de opvolger van de Itanium 2 is uitgesteld. Het gaat dan over de 0,09 micron Montecito core, een vrij drastische herziening van de IA-64 architectuur, die onder andere gebruikt maakt van Alpha-technologie. Omdat volgens Intel de vraag van klanten naar een processor met twee cores sterker is dan verwacht, is besloten om de Montecito naast 12MB L3 cache ook een tweede core mee te geven. De ontwerpers hebben daarvoor echter extra tijd nodig, en de tot nu toe in 2004 geplande release kan dus niet meer worden gehaald. In plaats daarvan zal er volgend jaar een verbeterde versie van Madison worden uitgebracht. Madison is de 0,13 micron versie van de huidige Itanium 2, die deze zomer zal verschijnen. De verbeterde Madison zal hoger geklokt zijn en waarschijnlijk over 9MB L3 beschikken. Hieronder een tabel waarin de huidige feiten en geruchten op een rijtje zijn gezet, nieuwe info schuin gedrukt:

Intel spokeswoman Barbara Grimes attributed the delay in Montecito to the " fundamentally different design" the chip required to accommodate two computing cores. Intel hadn't expected to introduce this high-performance feature in Montecito, she said.

It is "a very significant advantage (and) it will provide a great deal of extra performance," Ms. Grimes said. "It just takes some extra effort."

	Naam		Technologie		Snelheid		L3		Release
	Itanium (Merced)		0,25µ		800MHz		4MB (extern)		2001
	Itanium 2 (McKinley)		0,18µ		1GHz		3MB (on-die)		2002
	Itanium 2 (Madison)		0,13µ		1,5GHz		6MB (on-die)		2003
	Itanium 2 (Deerfield)		0,13µ		?		?		2003
	Itanium 2 (Madison 2?)		0,13µ of 0,09µ?		>1,5GHz		9MB (on-die)		2004
	Itanium 3? (Montecito)		0,09µ, 2 cores		2GHz?		12MB (on-die)		2004/2005
	(Chivano)		0,065µ, 2 cores		?		?		2005/2006

Reacties (18)

[crazyx]

12 MB L3 cache? lees ik dat wel goed?

Dat lijkt me echt wel een enorm getal. Beginnen zo'n aantallen niet andersom te werken, en ipv versnellen nu vertragen?

[Wouter Tinus]

Dat lees je goed ja, die chip werd ook geschat op ongeveer 800 miljoen transistors, vòòr bekend werd dat er een tweede core bij kwam . En trager zal het er niet van worden, want je kunt nog altijd sneller bij het L3 cache komen dan bij het geheugen .

[kris_112]

Behalve als na het doorzoeken van het hele L1 chache, L2 chache, en vervolgens ook nogeens doorspitten van 12MB L3 cache blijkt dat de benodigde gegevens helemaal niet in de cache aanwezig zijn en deze alsnog uit het geheugen gehaald moeten worden.

Maar bij het draaien van de meeste programma's wordt er gebruik gemaakt van data die al eerder gebruikt is, en dus al in de cache aanwezig is. Alleen bij processen die steeds compleet verschillende data nodig hebben en daar zeer onvoorspelbaar in zijn (vraag niet om een voorbeeld )is het inderdaad meer een nadeel dan een voordeel omdat de data alsnog steeds uit het geheugen gehaald moet worden nadat in het cache geheugen is gekeken.

[Luxx]

Er bestaan ook cache inrichtingen waar tegelijk in de L1, L2, L3 en het gewone RAM gezocht wordt, het level dat de benodigde data als eerste kan leveren mag dat doen, de rest krijgt een "cancel" achterna gestuurd. In dat geval hoef je nooit langer te wachten omdat je dus niet meerdere lagen na elkaar, maar meerdere lagen NAAST elkaar doorzoekt.

Ik heb overigens geen idee of Intel zoiets gebruikt in de Itanium (2), maar bij meerdere cachelevels wordt het zeker interessant om te overwegen. Als je toch al 100-den miljoennen transistoren gebruikt vanwege enorme cache, maakt die paar miljoen transistoren voor een extra ingewikkelde controller niet zo veel meer uit.

Ook zie je soms dat alles in de L1 ook in de L2 staat (volgens mij is dat zelfs zo bij de P4), de volledige L2 staat dan weer in de L3, enz... Dat levert ook aanzienlijke snelheidswinst op omdat je niet de hele cache af hoeft te zoeken en je zomaar in een hoog level cache kan verwijderen, zonder dat de data verloren gaat (als je maar bijhoudt dat het dan dus alleen nog maar een een level lager staat), dat samen maakt dus je cache bandbreedte groter (sneller zoeken).

[Wouter Tinus]

In theorie zou zoiets kunnen voorkomen, maar in de praktijk valt dat reuze mee. Kijk bijvoorbeeld naar McKinley: het L1 cache heeft een latency van 0 cycles, L2 cache 5 cycles en L3 cache 12 cycles. Voor de latency naar het systeemgeheugen moet je al gaan denken aan enkele honderden cycles . Bovendien zijn processors niet zo stom dat ze iedere keer het cache bit voor bit gaan afzoeken als ze iets nodig hebben. Er wordt intern bijgehouden welke informatie zich in het cache bevindt, en zelfs de opzoekacties in die tabellen worden weer gecached.

[dahakon]

Als ik dit zo lees, lijkt het dat AMD een hele mooie klap kan maken met zijn opteron processortjes... Ik heb laast ook op t'net gelezen dat de opterons al geschikt zouden zijn voor 2 cores op 1 processor...

Dus als de vraag hiernaar echt zo groot is, kan AMD zowaar eens echt eerder dan iNtel aan de vraag van de markt voldoen...

[Luxx]

Dat het ontwerp geschikt is wil niet zeggen dat het al af is. Het simpel aan elkaar knopen van 2 cores en er een productie proces voor opzetten is echt niet iets wat AMD in een paar weekjes kan, ook al is de Hammer er geschikt voor. AMD heeft na de introductie van de gewone Hammer nog vele maanden nodig voordat ze werkelijk een dualcore product in de schappen kiunnen leggen.

Aangzien Intel er ook nog 2 jaar voor heeft staan, zouden ze beide wel eens ongeveer tegelijk met een 2 cores ontwerp op de markt kunnen komen, dat zou natuurlijk heel mooi zijn, want dan voor goede concurrentie moeten AMD/Intel ongeveer gelijk blijven lopen.

[mvt]

Als dualcore zo'n grote wens is, waarom niet gewoon de Montecito (doet me erg denken aan Mendecino) Volgens plannig uitgeven of minder ingrijpend wijzigen tov Madison en gewoon volgens plan of eerder uitgeven en daarnaast een dualcore ontwerpen. voor 2004/2005

[Luxx]

Het ontwerp voor de Montecito is juist aangepast om dualcore naar voren in het Intel programma te krijgen. De Montecito was namelijk nog gepland als singlecore processor, met dus als enige verschil een aantal "alfa technieken". Omdat deze processor nu later komt dan gepland (maar dus wel met dualcore wat dualcore eerder op de markt brengt) wordt gespeculeerd over een Madison2 om de tijd een beetje op te vullen, maar in de tabel zie je al dat daar weinig over bekend is.

[Verwijderd]

Hoe groot zal die core wel niet worden...5 vierkante centimeter?? En het voltage?? Zelfs op 0.09 micron lijkt ie me enorm duur om te maken en veel warmte produceren. Misschien past Intel zowel SiGe als SOI toe om de voltage en warmte productie extra laag te houden.

[Wouter Tinus]

Nope, Intel's 0,09 micron procédé gebruikt geen SOI, dat zal pas met 0,065 micron geimplementeerd worden. Die 5 vierkante centimeter is een vrij goede schatting denk ik, hoewel je er eerder te hoog dan te laag mee zit. Cache is allemaal vrij recht-toe-recht-aan, en heeft dus een vrij hoge dichtheid qua transistors per vierkante millimeter. Voor het voltage zou ik denken aan iets boven de 1 volt (1,1 / 1,2). Duur om te maken wordt het zeker, maar ze kunnen hem dan ook duur verkopen. De marges zijn dus nog steeds beter dan die op veel kleinere desktopchips.

[Verwijderd]

Het gaat dan over de 0,09 micron Montecito core, een vrij drastische herziening van de IA-64 architectuur, die onder andere gebruikt maakt van Alpha-technologie.

Het is wel duidelijk dat Intel schrik voor AMD heeft. Itanium's zijn in 32bits software nog altijd aan het battlen tegen 486 en Pentium 75 (zie benchmarks). Dan komt AMD het Hammers die tegen Pentium 4 kan battlen. Om te voorkomen dat Itanium's door de Hammers morsdood geslagen wordt, zal Intel hun ontwerp moeten aanpassen. Veel klanten willen op hun 64bit computers nog altijd hun 32bits software draaien, want 64bits software is eenmaal beperkt.

It's Hammer-time for AMD, 't is nu het moment voor AMD ... Laten we hopen dat de Hammers de succes van K7 Slot A Athlon kan evenaren, toen was het ook een zeer goede tijd. Intel had problemen om een snelle Pentium !!! te produceren, terwijl AMD lekker veel Athlons verkocht.

[Wouter Tinus]

Hammer is ontworpen voor high-end servers tot notebooks, Itanium is alleen ontworpen van high-end servers (waar je ook maar een aantal zeer specifieke stukken software voor nodig hebt). De chips zijn gewoon met hele andere doelen ontworpen, en dus is het vrij onzinnig om ze direct tegenover elkaar te zetten omdat ze toevallig allebei met 64 bits getallen kunnen rekenen.

Je praat over Itanium alsof 'ie bedoeld is als desktopchip. Als je het over consumenten hebt moet je naar Prescott kijken als concurrent voor Hammer, niet naar Itanium.

[RMYuma]

Wat ik me nu afvraag: hoe worden die Alpha-features in het x86-64-stramien geperst?
Alpha werkt toch op een ander vlak dan x86?

[Verwijderd]

Ze schuiven het 0.09 proces juist naar voren. Dus volkomen onzin wat je zegt.
en wat is in godsnaam jouw belang dat Intel met de billen blootgaat (wat bovendien ook onzin is)?
Je hebt liever 1 goede aanbieder van processors dan 2?

[voodooless]

Dat heeft zeer wel met elkaar te maken. Er stond dat er namelijk 93% van de R&D centen naar het 0,09u process gingen. Blijft minder geld voor de I3.

Persoonlijk vind ik dat Intel nog steeds veel te groot is en dat het best wat kleiner mag. AMD moet de kand krijgen te groeien. Intel hoef niet weg. De concurentie moet gewoon beter. Uiteindelijk heeft iedereen hier voordeel van.

[scsirob]

Het lijkt me dat Intel meer een marketing dan een technisch probleem heeft. Waarom zouden ze met Itanium-3 op de markt willen komen als Itanium-2 nog geen markt acceptatie en al helemaal geen geoptimaliseerde applicaties heeft? Het is voor Intel veel interessanter om de R&D van I-2 nog even lekker uit te melken.